▣ 강좌명: Design Compiler를 이용한 디지털논리회로 합성(고급)  (★ 중급 수강 이후 고급 수강하는 것이 원칙)

▣ 강사: 이찬호 교수

▣ 강의일시: 25. 2. 13. (목) ~ 25. 2. 14. (금), 10:00~16:00 (※ 점심시간 1시간 포함)

▣ 교육장소 및 정원: 숭실대학교 형남공학관 313호, 20명

▣ 강의목표: Synopsys Design Compiler를 이용하여 Verilog로 코딩된 모델을 cell library를 이용하여 합성 결과 최적화를 위한 고급 방법론을 습득한다.

▣ 강의개요: 

 - Environmental attribute와 design rule을 이용한 타이밍 최적화
 - 최적화를 위한 합성 기법
 - 다중 객체를 처리하는 방법
 - DC-TCL 사용방법

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▣ 접수 및 합격자발표:
  - 접수기간: 25. 1. 13. (월) ~ 25. 1. 24. (금)
  - 합격자발표: 25. 1. 31. (금) / ※ 개별 메일로 전달 예정


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